1965年的一个普通工作日，时任仙童半导体研发总监的戈登·摩尔坐在办公室里，为一本行业杂志撰写一篇特约稿件。
他需要预测集成电路未来十年的发展，于是随手画了一条曲线。这条曲线很简单，集成电路上的晶体管数量，每隔18到24个月就会翻一番。
他把这个观察写进了文章，标题平淡无奇《Cramming more components onto integrated circuits，在集成电路中塞进更多元件》。四页纸，没有数学公式，没有严密的物理推导，更像是一个工程师的经验直觉。
当时的摩尔大概不会想到，这条随手画下的曲线，将框定一个万亿美元产业长达六十余年的演进节奏。
从微米、亚微米到深亚微米，从90nm、45nm、14nm一路狂奔至埃米时代，每一代工艺节点的迭代，本质上都是在空间维度上的持续缩微：晶体管栅极宽度越窄，单位面积内能塞进的晶体管就越多，芯片性能就越强。
简单、直接、有效。“摩尔定律”四个字，后来被刻进了硅谷的基因里，成了半导体行业所有人的集体信仰。
五十多年后，这条曲线已经跑不动了。
物理的墙挡在前面。当栅极被压缩到数纳米量级，量子隧穿电流指数级上升，栅极对沟道的控制急剧衰减，漏电和变异无解。
经济的墙更是残酷。28nm是著名的甜蜜节点，此后每一代节点都需要EUV光刻、多次图形曝光，光罩道次翻倍，设备投资飞涨，单个晶体管的成本降速放缓，甚至不降反升。
摩尔定律的时钟，已经在滴答声中被消了磁。
2026年5月25日，IEEE国际电路与系统研讨会在上海开幕。何庭波走上讲台，台下坐满了全球半导体行业最核心的技术力量，IEEE Fellow、顶会常客、各大IDM和Fabless的掌门人。这种场合的演讲通常是发布一款新芯片，但华为半导体业务部总裁今天要宣布的，是一条定律。
一张幻灯片打在屏幕上，四个字——“韬（τ）定律”。现场安静了两秒，随即响起密集的快门声。
一张幻灯片打在屏幕上，简简单单几个字——“韬（τ）定律”。现场先是安静了两秒，随即响起密集的快门声。
这不是一个寻常的动作。在半导体行业六十余年的历史上，称得上“定律”的东西屈指可数。
摩尔定律、登纳德缩放定律、黄氏定律，每一则都曾定义过这个产业的演进方向。如今，登纳德缩放定律早在2006年前后就已失效，整个行业在“后摩尔时代”的十字路口徘徊了太久。而在这个时间点上，一家中国企业走上台前，试图给出自己的答案。
“以‘时间缩微’替代‘几何缩微’。”何庭波用这句话，为整场演讲定了调。
从“微缩竞赛”到“时间战场”
“韬（τ）定律”的核心表述只有一句话：以“时间（τ）缩微”替代“几何缩微”，作为半导体与电子系统演进的新指导原则。
物理学中，τ是时间常数的符号。在数字电路里，信号传播时延由RC常数决定，电阻R乘以电容C。换句话说，决定芯片快慢的，不只是晶体管能塞多密，更是信号能跑多快。
拿城市交通打比方会很好懂。
“几何缩微”相当于不断缩窄道路和建筑，好塞进更多人口。路越来越窄，楼越来越密，边际效益递减。
“时间缩微”则换了种思路。城市规模不增加，但重新规划路网，修建立交桥，把绕远路的关键路径拉直，让车跑得更快。单位时间内完成的运输量，一样能大幅提升。
本质上，“韬定律”将性能竞赛从“做多少”的密度维度，延展到了“做多快”的时间维度。当空间的扩张走到尽头，华为选择向时间要答案。
而落地的抓手，是一个名为“逻辑折叠（Logic Folding）”的技术。
传统芯片设计有一个根深蒂固的习惯：逻辑单元之间的金属互连，始终被约束在近乎二维的平面上绕行。即便晶体管自身早已三维化，走线还是要在平面里兜圈子。
一条关键路径如果绕得太远，RC延迟就会成为整颗芯片的短板。“逻辑折叠”做的事，就是把平面上的关键逻辑路径“折叠”起来，通过垂直堆叠，让走线长度大幅缩短。
一个直观的比喻：你在单层仓库里取货，得横跨几百米；把仓库改成多层货架，上下移动几层就够，动线缩短数倍。
逻辑折叠本质上就是对芯片内部逻辑单元做一次三维重组，压缩信号物理路径，让RC延迟骤降。何庭波在演讲中特别提到，“麒麟2026”手机芯片是这项技术的首次完整落地，基于“自由逻辑”设计理念，由单层扩展至双层。这意味着逻辑折叠已经走出了论文，变成了可以塞进手机里的硅片。
有必要在这里做一个厘清，逻辑折叠和市面上热炒的3D封装，不是一回事。
台积电涵盖SoIC、CoWoS等方案的3DFabric平台，解决的是“芯片之间”的互连，把计算芯片和HBM内存等不同功能的Chiplet垂直堆叠，缩短的是芯片到芯片的传输路径。
SoIC互连间距已从6微米向4.5微米演进，面对面堆叠的信号密度可达每平方毫米14000个，这些是物理封装层面的杰作。
但逻辑折叠的战场不在封装层面，而在芯片内部逻辑架构的设计层面。
如果说3D封装是“把建好的楼叠在一起”，逻辑折叠就是“把房间的布局重新设计成跃层”。前者是物理整合，后者是设计重构。
两者不但不冲突，反而互为表里。逻辑折叠需要全新EDA工具支撑，从标准单元库的三维表征到时序分析的底层重构，才能完成设计层面的“折叠”；而最终的物理实现，仍需先进封装能力来完成堆叠。
逻辑折叠是“设计学”的3D化，3D封装是“物理学”的3D化。
381款芯片与1.4nm等效能
一项定律有没有生命力，不看它在PPT上有多漂亮，而是看它经没经过量产的检验。
何庭波在演讲中不动声色地抛出了一个数字：过去六年，华为基于韬定律成功设计并量产了381款芯片，覆盖手机SoC、AI加速器、基带、射频、电源管理、车载等全产品线。
381款。这个数字意味着，在“韬定律”这个名字对外界还完全陌生的六年里，它已经在华为内部被当作一条隐秘的主线，贯穿了海量产品的研发流程。
这不是实验室里的学术探索，这是经过了六轮春夏秋冬、数百次流片和无数良率爬坡后，摔打出来的工程实践。
光靠逻辑折叠一己之力，还不足以系统性降低整个系统的τ。华为为此搭了一整套多层级协同优化体系，四个层面同时动手：
器件层面，从原子做起。
优化晶体管和互连的材料电阻与寄生电容，涉及源漏接触电阻、沟道迁移率、low-K介质和互连金属从铝到铜再到钴、钌的迭代。一个百分点的器件级改进，经过电路、芯片、系统层层放大，最终可能是十几个百分点的系统级收益。
电路层面，逻辑折叠的主战场。
突破传统平面布局的物理限制，缩短关键路径走线长度，降低信号传播的阻容负载，直接拉高晶体管密度和电路性能。这是整套体系的发动机。
芯片层面，“软件-架构-芯片”全栈协同。
根据实际工作负载做指令流和数据流的细粒度控制，提升系统级并行度，降低端到端任务完成时间。这一层特别值得注意：它说明韬定律不是纯靠硬件“压榨”性能的蛮力活，而是软硬一体化的系统工程。
系统层面，华为定义了一个叫“灵衢总线”的全新计算互联协议，实现超节点范围的统一内存编址和原生内存语义，把多芯片间的通信时延打到最低。从原子到电路，从芯片到系统，每一个层级都在为降低τ这个目标服务。
然后是一个更令人遐想的数字，华为预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。
“同等水平”这四个字，值得反复咀嚼。
它意味着在物理工艺节点可能仍受制约的现实下，通过“时间缩微”的手段，在有效性能和密度上完成对最前沿制程的“等效逼近”。
这其实是在回答一个中国半导体行业躲不开的问题：如果拿不到下一代光刻机、如果物理特征尺寸的缩微被卡住，还能不能造出和最先进制程等效的芯片？
华为现在给出的答案是：能。路径变了。
尾声
把韬定律放进2026年全球半导体的棋局里看，三足鼎立的格局一目了然。
英特尔选的是“器件创新”。
用RibbonFET全环绕栅极替代FinFET，用PowerVia背面供电把电源网络从芯片正面挪走，在18A工艺上冲性能和能效。这条路本质上还是在几何缩微的赛道上做最后冲刺，是对摩尔定律的忠诚接力。
台积电选的是“封装革命”。
3DFabric平台把不同工艺节点的Chiplet在封装内密集互连，5.5倍光罩尺寸的CoWoS已经量产，更激进的方案还在路上。根据行业预测，2.5D/3D先进封装市场到2030年将逼近350亿美元。这是物理堆叠的“集成范式”——把能堆的都堆在一起。
华为的韬定律走的是第三条路，“设计重构”。
它不排斥器件和封装，逻辑折叠本身就需要先进器件和3D封装能力做地基。但它的核心洞见在于，从设计范式而非制造工艺的维度出发，重新定义了芯片性能增长的发动机在哪里。
有一个背景不可忽略，提出这一定律的，是一家长期受制于先进制程供应的企业。某种意义上，这是一种被逼出来的创新。
当一条路被堵死，你只剩下一个选择去回答那个最根本的问题：除了把晶体管做小，芯片性能的增长还有没有别的可能？381款芯片、六年的沉默实践、未知的研发投入，都是这份答案的代价。
何庭波在演讲结尾留了一句话：“未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在韬（τ）定律的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”
2026到2035年，华为计划将逻辑折叠从双层推向全面折叠，甚至更多层的折叠，这是一场至少以十年为刻度的长跑。
一个时代的谢幕，往往也是新范式的序章。六十一年前，摩尔在仙童半导体的办公室里随手画下的那条指数曲线，曾经定义了什么是进步。
过去六十年，整个行业相信晶体管的数量就是力量。而当物理的墙和经济的墙同时横在面前，单行道终于分岔。英特尔正面突围，台积电物理堆叠，华为在“时间”这个曾被忽视的维度里，圈出了一片尚未开垦的领地。
今天，一份来自东方的方案试图提醒世界：当空间上的扩张走到尽头，向时间要答案，或许是通往下一程唯一的道路。
这个答案能不能撑起下一个六十年？时间，那个被华为写进定律名字的常数τ，会是最终的裁判。
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